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硬件工程師筆試及面試問(wèn)題
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篇一：硬件工程師筆試及面試問(wèn)題
gx模擬電路
1.基爾霍夫定理的內容是什么?(仕蘭微電子)
2.a.基爾霍夫電流定律：在電路的任一節點(diǎn)，流入、流出該節點(diǎn)電流的代數和為零
3.b.基爾霍夫電壓定律：在電路中的任一閉合電路，電壓的代數和為零。
2.平板電容公式(C=εS/4πkd)。
Ε為介質(zhì)常數， S為平板面積 d為兩平板間距
3.三極管曲線(xiàn)特性。
靜態(tài)工作點(diǎn) 直流和交流 飽和失真和截止失真 死區電壓 交越失真
4.描述反饋電路的概念，列舉他們的應用。
反饋，就是在電子系統中，把放大電路中的輸出量(電流或電壓)的一部分或全部，通過(guò)一定形式的反饋取樣網(wǎng)絡(luò )并以一定的方式作用到輸入回路以影響放大電路輸入量的過(guò)程。包含反饋作用的放大電路稱(chēng)為反饋放大電路。
反饋的類(lèi)型有：電壓串聯(lián)負反饋、電流串聯(lián)負反饋、電壓并聯(lián)負反饋、電流并聯(lián)負反饋。
負反饋對放大器性能有四種影響：a.降低放大倍數 b.提高放大倍數的穩定性,由于外界條件的變化(T℃，Vcc，器件老化等)，放大倍數會(huì )變化，其相對變化量越小，則穩定性越高。C.減小非線(xiàn)性失真和噪聲 d 改變了放大器的輸入電阻Ri和輸出電阻Ro 。
對輸入電阻ri的影響：串聯(lián)負反饋使輸入電阻增加，并聯(lián)負反饋使輸入電阻減小。
對輸出電阻ro的影響：電壓負反饋使輸出電阻減小，電流負反饋使輸出電阻增加。
負反饋的應用：電壓并聯(lián)負反饋，電流串聯(lián)負反饋，電壓串聯(lián)負反饋和電流并聯(lián)負反饋。
電壓負反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。
電流負反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。
引入負反饋的一般原則為：
a. 為了穩定放大電路的靜態(tài)工作點(diǎn)，應引入直流負反饋;為了改善放大電路的動(dòng)態(tài)性能，應引入交流負反饋(在中頻段的極性)。
b. 信號源內阻較小或要求提高放大電路的輸入電阻時(shí)，應引入串聯(lián)負反饋;信號源內阻較大或要求降低輸入電阻時(shí)，應引入并聯(lián)系反饋。
c. 根據負載對放大電路輸出電量或輸出電阻的要求決定是引入電壓還是電流負反饋。若負載要求提供穩定的信號電壓或輸出電阻要小，則應引入電壓負反饋;若負載要求提供穩定的信號電流或輸出電阻要大，則應引入電流負反饋。
d. 在需要進(jìn)行信號變換時(shí)，應根據四種類(lèi)型的負反饋放大電路的功能選擇合適的組態(tài)。例如，要求實(shí)現電流——電壓信號的轉換時(shí)，應在放大電路中引入電壓并聯(lián)負反饋等。
5.有源濾波器和無(wú)源濾波器的區別
無(wú)源濾波器：這種電路主要有無(wú)源元件R、L和C組成，但是過(guò)渡帶太長(cháng)，主要用于高頻，電感體積相對較大 相互級聯(lián)會(huì )有影響
有源濾波器：集成運放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。
集成運放的開(kāi)環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。
6.什么是負載 ?什么又是帶負載能力?
把電能轉換成其他形式的能的裝置叫做負載。對于不同的負載，電路輸出特性(輸出電壓，輸出電流)幾乎不受影響，不會(huì )因為負載的劇烈變化而變，這就是所謂的帶載能力
如射極跟隨器，放在輸出端，加上拉電阻，可以提高驅動(dòng)能力
7.什么是輸入電阻和輸出電阻 ?
在獨立源不作用(電壓源短路，電流源開(kāi)路)的情況下，由端口看入，電路可用一個(gè)電阻元件來(lái)等效。這個(gè)等效電阻稱(chēng)為該電路的輸入電阻。從放大電路輸出端看進(jìn)去的等效內阻稱(chēng)為輸出電阻Ro。
輸入電阻和輸出電阻的求解：
輸入電阻 ：輸入電壓與輸入電流的比值
輸出電阻 ：2中方法 1、開(kāi)路電壓與短路電流之比
2、激勵電源短路 加壓法 外接電壓
8. 電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫(huà)出你知道的線(xiàn)路結構，簡(jiǎn)單描述 其優(yōu)缺點(diǎn)。 對于一個(gè)理想的電壓源(包括電源)，內阻應該為0，或理想電流源的阻抗應當為無(wú)窮大。
9.什么叫差模信號?什么叫共模信號?畫(huà)出差分電路結構
兩個(gè)大小相等、極性相反的一對信號稱(chēng)為差模信號。差動(dòng)放大電路輸入差模信號(uil =-ui2)時(shí)，稱(chēng)為差模
輸入。兩個(gè)大小相等、極性相同的一對信號稱(chēng)為共模信號。差動(dòng)放大電路輸入共模信號(uil =ui2)時(shí)，稱(chēng)
為共模輸入。在差動(dòng)放大器中，有用信號以差模形式輸入，干擾信號用共模形式輸入，那么干擾信號將被抑制的很小。 共模抑制比：KCMR?
AdAc
下面的恒流源可以用三極管代替 如圖
10.怎樣理解阻抗匹配?
阻抗匹配是指信號源或者傳輸線(xiàn)跟負載之間的一種合適的搭配方式。阻抗匹配分為低頻和高頻兩種情況討論。
低頻：當負載電阻跟信號源內阻相等時(shí)，負載可獲得最大輸出功率，這就是我們常說(shuō)的阻抗匹配之一。對于純電阻電路，此結論同樣適用于低頻電路及高頻電路。當交流電路中含有容性或感性阻抗時(shí)，結論有所改變，就是需要信號源與負載阻抗的的實(shí)部相等，虛部互為相反數，這叫做共扼匹配。
在高頻電路中，如果傳輸線(xiàn)的特征阻抗跟負載阻抗不相等(即不匹配)時(shí)，在負載端就會(huì )產(chǎn)生反射。為了不產(chǎn)生反射，負載阻抗跟傳輸線(xiàn)的特征阻抗應該相等，這就是傳輸線(xiàn)的阻抗匹配。
11. 偏置：在電路某點(diǎn)給一個(gè)參考分量，使電路能適應工作需要。
有直流偏置交流偏置 三極管的交流需要放大時(shí)需要提供直流偏置 也就是靜態(tài)工作點(diǎn)
消除交越失真其實(shí)也是給的直流偏置使其微導通
12. 畫(huà)電流偏置的.產(chǎn)生電路，并解釋。
偏置電路:以常用的共射放大電路說(shuō)吧，主流是從發(fā)射極到集電極的IC，偏流就是從發(fā)射極到基極的IB。相對與主電路而言，為基極提供電流的電路就是所謂的偏置電路。偏置電路往往有若干元件，其中有一重要電阻，往往要調整阻值，以使集電極電流在設計規范內。這要調整的電阻就是偏置電阻。
13. 偏置電阻：在穩態(tài)時(shí)(無(wú)信號)通過(guò)電阻為電路提供或泄放一定的電壓或電流，使電路滿(mǎn)足工作需求，或改善性能。
14. 什么是電壓放大?什么是電流放大? 什么是功率放大?
電壓放大就是只考慮輸出電壓和輸入電壓的關(guān)系。比如說(shuō)有的信號電壓低，需要放大后才能被模數轉換電路識別，這時(shí)就只需做電壓放大。
電流放大就是只考慮輸出電流于輸入電流的關(guān)系。比如說(shuō)，對于一個(gè)uA級的信號，就需要放大后才能驅動(dòng)一些儀器進(jìn)行識別(如生物電子)，就需要做電流放大。
功率放大就是考慮輸出功率和輸入功率的關(guān)系。
其實(shí)實(shí)際上，對于任何以上放大，最后電路中都還是有電壓，電流，功率放大的指標在，叫什么放大，只是重點(diǎn)突出電路的作用而已。
可以聯(lián)系到場(chǎng)效應管和晶體管的區別 場(chǎng)效應管是由電壓控制 而晶體三極管是電流控制電流
15. 推挽結構的實(shí)質(zhì)是什么?
一般是指兩個(gè)三極管分別受兩互補信號的控制,總是在一個(gè)三極管導通的時(shí)候另一個(gè)截止.要實(shí)現線(xiàn)與需要用OC(open collector)門(mén)電路 .如果輸出級的有兩個(gè)三極管，始終處于一個(gè)導通、一個(gè)截止的狀態(tài)，也就是兩個(gè)三級管推挽相連，這樣的電路結構稱(chēng)為推拉式電路或圖騰柱(Totem-pole)輸出電路]
也是互補對稱(chēng)電路提高驅動(dòng)能力
16. RC振蕩器的構成和工作原理
由放大器和正反饋網(wǎng)絡(luò )兩部分構成。反饋電路由三節RC移相網(wǎng)絡(luò )構成(圖3)，每節移相不超過(guò)90°，對某一頻率共可移相180°，再加上單管放大電路的反相作用即可構成正反饋，產(chǎn)生振蕩。移相振蕩器電路簡(jiǎn)單，適于輕便型測試設備和遙控設備使用，但輸出波形差，頻率難于調整，幅度也不穩定。
17. 電路的諧振
如果外加交流電源的頻率和L-C回路的固有頻率相同時(shí)，回路中產(chǎn)生的
電流最大，回路L中的磁場(chǎng)能和C中的電場(chǎng)能恰好自成系統，在電路內
部進(jìn)行交換，最大限度的從電源吸取能量，而不會(huì )有能量返回電源，這
就叫諧振。
18.描述CMOS電路中閂鎖效應產(chǎn)生的過(guò)程及最后的結果?
Latch-up 閂鎖效應，又稱(chēng)寄生PNPN效應或可控硅整流器( SCR, Silicon
Controlled Rectifier )效應。在整體硅的CMOS管下，不同極性攙雜的區
域間都會(huì )構成P-N結，而兩個(gè)靠近的反方向的P-N結就構成了一個(gè)雙極型的晶體三極管。因此CMOS管的下面會(huì )構成多個(gè)三極管，這些三極管自身就可能構成一個(gè)電路。這就是MOS管的寄生三極管效應。如果電
路偶爾中出現了能夠使三極管開(kāi)通的條件，這個(gè)寄生的電路就會(huì )極大的影響正常電路的運作，會(huì )使原本的
MOS電路承受比正常工作大得多的電流，可能使電路迅速的燒毀。Latch-up狀態(tài)下器件在電源與地之間形成短路，造成大電流、EOS(電過(guò)載)和器件損壞。
MOS管電壓5V或12N 而TTL是0~3.6V
19. 選擇電阻時(shí)要考慮什么?
考慮電阻的 阻值(最大，最小) 熔點(diǎn) 是否方便安裝 功耗 體積 封裝 精度 價(jià)格
20. 電路的諧振
如果外加交流電源的頻率和L-C回路的固有頻率相同時(shí)，回路中產(chǎn)生的電流最大，回路L中的磁場(chǎng)能和C中的電場(chǎng)能恰好自成系統，在電路內部進(jìn)行交換，最大限度的從電源吸取能量，而不會(huì )有能量返回電源，這就叫諧振。
19.旁路電容
可將混有高頻電流和低頻電流的交流電中的高頻成分泄露掉的電容，稱(chēng)做“旁路電容”。
耦合 去耦 旁路 濾波
20.戴維南定理：一個(gè)含獨立源、線(xiàn)性電阻和受控源的二端電路 ，對其兩個(gè)端子來(lái)說(shuō)都可等效為一個(gè)理想電壓源串聯(lián)內阻的模型。 其理想電壓源的數值為有源二端電路 的兩個(gè)端子的開(kāi)路電壓 ，串聯(lián)的內阻為 內部所有獨立源等于零時(shí)兩端子間的等效電阻 。
諾頓定理 ：
21.無(wú)源器件﹕在模擬和數字電路中加以信號﹐不會(huì )改變自已本身的基本特性.如電阻. 電感 電容
有源器件﹕在模擬和數字電路中加以信號﹐可以改變自已本身的基本特性.如三極管.
22. 旁路電容
可將混有高頻電流和低頻電流的交流電中的高頻成分泄露掉的電容，稱(chēng)做“旁路電容”。
23.場(chǎng)效應和晶體管比較：
a.在環(huán)境條件變化大的場(chǎng)合，采用場(chǎng)效應管比較合適。
b.場(chǎng)效應管常用來(lái)做前置放大器，以提高儀器設備的輸入阻抗，降低噪聲等。
c.場(chǎng)效應管放大能力比晶體管低。
d.工藝簡(jiǎn)單，占用芯片面積小，適宜大規模集成電路。在脈沖數字電路中獲得更廣泛的應用。
24.基本放大電路的組成原則：
a.發(fā)射結正偏，集電結反偏。
b.輸入回路的接法應該使輸入信號盡量不損失地加載到放大器的輸入端。
c.輸出回路的接法應該使輸出信號盡可能地傳送到負載上。
空間電荷層也叫耗盡層 與PN結方向相反 雪崩擊穿 6V 齊納擊穿 4V
PN結正偏有利用多子擴散，反偏利于少子漂移
25.實(shí)現放大的條件
晶體管必須偏置在放大區。發(fā)射結正偏，集電結反偏。
正確設置靜態(tài)工作點(diǎn)，使整個(gè)波形處于放大區。
輸入回路將變化的電壓轉化成變化的基極電流。
輸出回路將變化的集電極電流轉化成變化的集電極電壓，經(jīng)電容濾波只輸出交流信號。
26.共射，共基和共集放大電路圖
27.靜態(tài)：放大電路不加輸入信號，電路中各處的電壓、電流都是固定不變的直流量，這時(shí)電路處于直流工作狀態(tài)，簡(jiǎn)稱(chēng)靜態(tài)。
直流通路：電容開(kāi)路，電感短路
交流通路：電容短路，電感開(kāi)路 信號源短路，保留其內阻
28.功放要求：
a.輸出功率盡可能大。b.高效率 c.非線(xiàn)形失真小 d.晶體管的散熱和保護
29.甲類(lèi)功放，乙類(lèi)互補對稱(chēng)功放和甲乙類(lèi)互補對稱(chēng)功放特點(diǎn)和電路圖。
恒流源的作用
1. 恒流源相當于阻值很大的電阻。
30.頻率補償
所謂頻率補償，就是指提高或降低某一特定頻率的信號的強度，用來(lái)彌補信號處理過(guò)程中產(chǎn)生的該頻率的減弱或增強。常用的有負反饋補償、發(fā)射極電容補償、電感補償等。
31.虛短：集成運放的兩個(gè)輸入端之間的電壓通常接近于零，若把它理想化，則看做零，但不是短路，故稱(chēng)“虛短”。
虛斷：集成運放的兩個(gè)輸入端幾乎不取用電流，如果把他理想化，則看作電流為零，但不是斷開(kāi)，故稱(chēng)“虛斷”
32.基本放大電路種類(lèi)(電壓放大器，電流放大器，互導放大器和互阻放大器)，優(yōu)缺點(diǎn)，特別是廣泛采用差分結構的原因。
放大電路的作用：放大電路是電子技術(shù)中廣泛使用的電路之一，其作用是將微弱的輸入信號(電壓、電流、功率)不失真地放大到負載所需要的數值。
放大電路種類(lèi)：(1)電壓放大器：輸入信號很小，要求獲得不失真的較大的輸出壓，也稱(chēng)小信號放大器;
(2)功率放大器：輸入信號較大，要求放大器輸出足夠的功率，也稱(chēng)大信號放大器。
差分電路是具有這樣一種功能的電路。該電路的輸入端是兩個(gè)信號的輸入，這兩個(gè)信號的差值，為電路有效輸入信號，電路的輸出是對這兩個(gè)輸入信號之差的放大。設想這樣一種情景，如果存在干擾信號，會(huì )對兩個(gè)輸入信號產(chǎn)生相同的干擾，通過(guò)二者之差，干擾信號的有效輸入為零，這就達到了抗共模干擾的目的。
33.鎖相環(huán)有哪幾部分組成?
鎖相，顧名思義，就是將相位鎖住，把頻率鎖定在一個(gè)固定值上。鎖相環(huán)，就是將相位鎖定的回路。鎖相環(huán)由相位檢測器 PD + 分頻器 + 回路濾波器 + 壓控振蕩器 VCO，等組成。
鎖相環(huán)的工作原理：
1、壓控振蕩器的輸出經(jīng)過(guò)采集并分頻;
2、和基準信號同時(shí)輸入鑒相器;
3、鑒相器通過(guò)比較上述兩個(gè)信號的頻率差，然后輸出一個(gè)直流脈沖電壓;
4、控制VCO，使它的頻率改變;
5、這樣經(jīng)過(guò)一個(gè)很短的時(shí)間，VCO 的輸出就會(huì )穩定于某一期望值。
鎖相環(huán)是一種相位負反饋系統，它利用環(huán)路的窄帶跟蹤與同步特性將鑒相器一端VCO的輸出相位與另一端晶振參考的相位保持同步，實(shí)現鎖定輸出頻率的功能，同時(shí)可以得到和參考源相同的頻率穩定度。一個(gè)典型的頻率合成器原理框圖如圖所示。
篇二：硬件工程師面試題集(含答案,很全)
硬件工程師面試題集
(DSP，嵌入式系統，電子線(xiàn)路，通訊，微電子，半導體)
1、下面是一些基本的數字電路知識問(wèn)題，請簡(jiǎn)要回答之。
(1) 什么是 Setup和 Hold 時(shí)間?
答：Setup/Hold Time 用于測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間(Setup Time)(Hold Time) Hold Time 不夠，數據同樣不能被打入觸發(fā)器。
(2) 什么是競爭與冒險現象?怎樣判斷?如何消除?
答：
競爭：在組合邏輯電路中，由于門(mén)電路的輸入信號經(jīng)過(guò)的通路不盡相同，所產(chǎn)生的延時(shí)也就會(huì )不同，從而導致到達該門(mén)的時(shí)間不一致 。 判斷：如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現象。 消除：
一是添加布爾式的消去項，
二是在芯片外部加電容。
?(3) 請畫(huà)出用 D 觸發(fā)器實(shí)現 2 倍分頻的邏輯電路
答：
把 D 觸發(fā)器的輸出端加非門(mén)接到 D 端即可，如下圖所示：
(4) 什么是"線(xiàn)與"邏輯，要實(shí)現它，在硬件特性上有什么具體要求?
答：
線(xiàn)與邏輯是在硬件上，要用 OC 門(mén) 來(lái)實(shí)現(漏極或者集電極開(kāi)路)，為了防止因灌電流過(guò)大而燒壞 OC 門(mén),應在 OC 門(mén)輸出端接一上拉電阻(線(xiàn)或則是下拉電阻)。
(5) 什么是同步邏輯和異步邏輯?同步電路與異步電路有何區別?
答：
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。
異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系. 電路設計可分類(lèi)為同步電路設計和異步電路設計。
同步電路利用時(shí)鐘脈沖使其子系統同步運作，而異步電路不使用時(shí)鐘脈沖做同步，其子系統是使用特殊的 “開(kāi)始”和“完成”信號使之同步。
異步電路具有下列優(yōu)點(diǎn)：無(wú)時(shí)鐘歪斜問(wèn)題、 低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性。
(7) 你知道那些常用邏輯電平?TTL 與 COMS 電平可以直接互連嗎?
答：
常用的電平標準：
低速的有 RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等
高速的有 LVDS、GTL、PGTL、 CML、HSTL、SSTL 等。
一般說(shuō)來(lái)，CMOS 電平比 TTL 電平有著(zhù)更高的噪聲容限。如果不考慮速度 和性能，一般 。但是需要注意有時(shí)候負載效應可能 引起電路工作不正常，因為有些 TTL 電路需要下一級的輸入阻抗作為負載才能 正常工作。
(6) 請畫(huà)出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖(數據接口、控制接口、鎖存器/緩沖器)
典型輸入設備與微機接口的邏輯示意圖如下：
2、你所知道的可編程邏輯器件有哪些?
答：
ROM(只讀存儲器) FPGA(現場(chǎng)可編程門(mén)陣列)
PLA(可編程邏輯陣列) FPLA(現場(chǎng)可編程邏輯陣列)、
PAL(可編程陣列邏輯) GAL(通用陣列邏輯)，
CPLD(復雜可編程邏輯器件) EPLD(可擦除的可編程邏輯器件)等 ，
其中 ROM、FPLA、 PAL、GAL、EPLD 是出現較早的可編程邏輯器件，而 FPGA 和 CPLD 是當今最 流行的兩類(lèi)可編程邏輯器件。FPGA 是基于查找表結構的，而 CPLD 是基于乘積項結構的。
3、用 VHDL 或 VERILOG、ABLE 描述 8 位 D 觸發(fā)器邏輯
4、請簡(jiǎn)述用 EDA 軟件(如 PROTEL)進(jìn)行設計(包括原理圖和PCB圖)到調試出樣機的整個(gè)過(guò)程，在各環(huán)節應注意哪些問(wèn)題?
答：完成一個(gè)電子電路設計方案的整個(gè)過(guò)程大致可分：(1)原理圖設計 (2)PCB 設計 (3)投板
(4)元器件焊接(5)模塊化調試 (6)整機調試。注意問(wèn)題如下：
(1)原理圖設計階段
注意適當加入旁路電容與去耦電容;
注意適當加入測試點(diǎn)和 0 歐電阻以方便調試時(shí)測試用;
注意適當加入 0 歐電阻、電感和磁珠以實(shí)現抗干擾和阻抗匹配;
(2)PCB 設計階段
自己設計的元器件封裝要特別注意以防止板打出來(lái)后元器件無(wú)法焊接;
FM 部分走線(xiàn)要盡量短而粗，電源和地線(xiàn)也要盡可能粗;
旁路電容、晶振要盡量靠近芯片對應管腳;
注意美觀(guān)與使用方便;
(3)投板
說(shuō)明自己需要的工藝以及對制板的要求;
(4)元器件焊接
防止出現芯片焊錯位置，管腳不對應;
防止出現虛焊、漏焊、搭焊等;
(5)模塊化調試
先調試電源模塊，然后調試控制模塊，然后再調試其它模塊;
上電時(shí)動(dòng)作要迅速，發(fā)現不會(huì )出現短路時(shí)在徹底接通電源;
調試一個(gè)模塊時(shí)適當隔離其它模塊;
各模塊的技術(shù)指標一定要大于客戶(hù)的要求;
(6)整機調試
如提高靈敏度等問(wèn)題
5、基爾霍夫定理
KCL：電路中的任意節點(diǎn)，任意時(shí)刻流入該節點(diǎn)的電流等于流出該節點(diǎn)的電流(KVL同理)
6、描述反饋電路的概念，列舉他們的應用
反饋是將放大器輸出信號(電壓或電流)的一部分或全部，回收到放大器輸入端與輸入信號進(jìn)行比較(相加或相減)，并用比較所得的有效輸入信號去控制輸出，
負反饋可以用來(lái)穩定輸出信號或者增益，也可以擴展通頻帶，特別適合于自動(dòng)控制系統。 正反饋可以形成振蕩，適合振蕩電路和波形發(fā)生電路。
7、負反饋種類(lèi)及其優(yōu)點(diǎn)
電壓并聯(lián)反饋，電壓串聯(lián)反饋，電流串聯(lián)反饋和電流并聯(lián)反饋
降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線(xiàn)性和非線(xiàn)性失真，有效地擴展，放大器的通頻帶，自動(dòng)調節作用
8、放大電路的頻率補償的目的是什么，有哪些方法 頻率補償是為了改變頻率特性，減小時(shí)鐘和相位差，使輸入輸出頻率同步
相位補償通常是改善穩定裕度，相位補償與頻率補償的目標有時(shí)是矛盾的
不同的電路或者說(shuō)不同的元器件對不同頻率的放大倍數是不相同的，如果輸入信號不是單一頻率，就會(huì )造成高頻放大的倍數大，低頻放大的倍數小，結果輸出的波形就產(chǎn)生了失真 放大電路中頻率補償的目的：一是改善放大電路的高頻特性，而是克服由于引入負反饋而可能出 現自激振蕩現象，使放大器能夠穩定工作。在放大電路中，由于晶體管結電容的存在常常會(huì )使放大電路頻率響應的高頻段不理想，為了解決這一問(wèn)題，常用的方法就是在電路中引入負反饋。然后，負反饋的引入又引入了新的問(wèn)題，那就是負反饋電路會(huì )出現自激振蕩現象，所以為了使放大電路能夠正常穩定工作，必須對放大電路進(jìn)行頻率補償。
頻率補償的方法可以分為超前補償和滯后補償，主要是通過(guò)接入一些阻容元件來(lái)改變放大電路的開(kāi)環(huán)增益在高頻段的相頻特性，目前使用最多的就是鎖相環(huán)
9、有源濾波器和無(wú)源濾波器的區別
無(wú)源濾波器：這種電路主要有無(wú)源元件 R、L 和 C 組成;
有源濾波器：集成運放和 R、C 組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。
集成運放的開(kāi)環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源 濾波電路的工作頻率難以做得很高。
10、名詞解釋?zhuān)篠RAM、SSRAM、SDRAM、壓控振蕩器 (VCO)
SRAM：靜態(tài) RAM;
DRAM：動(dòng)態(tài) RAM;
SSRAM：Synchronous Static Random Access Memory 同步靜態(tài)隨機訪(fǎng)問(wèn)存儲器，它的一種類(lèi)型的SRAM。
異步 SRAM 的訪(fǎng)問(wèn)獨立于時(shí) 鐘，數據輸入和輸出都由地址的變化控制。
SDRAM：Synchronous DRAM 同步動(dòng)態(tài)隨機存儲器。
11、名詞解釋?zhuān)篒RQ、BIOS、USB、VHDL
、SDR。
(1) IRQ：中斷請求
(3) USB：USB，是英文 Universal Serial BUS的縮寫(xiě)，而其 中文簡(jiǎn)稱(chēng)為“通串線(xiàn)，是一個(gè)外部總線(xiàn)標準，用于規范電腦與外部設備的連接和 通訊。
(4) VHDL：VHDL 的英文全寫(xiě)是：VHSIC(Very High Speed Integrated Circuit) Hardware Description Language.翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。 統的結構、行為、功能和接口。
(5) SDR 通信協(xié)議而非通
過(guò)硬連線(xiàn)實(shí)現。換言之，頻帶、空中接口協(xié)議和功能可通過(guò)軟件 下載和更新來(lái)升級，而不用完全更換硬件。SDR 針對構建多模式、多頻和多功 能無(wú)線(xiàn)通信設備的問(wèn)題提供有效而安全的.解決方案。
(2)BIOS：BIOS 是英文"Basic Input Output System"的縮略語(yǔ)，直譯過(guò)來(lái)后中 文名稱(chēng)就是"基本輸入輸出系統"。其實(shí)，它是一組固化到計算機內主板上一個(gè) ROM 芯片上的程序，它保存著(zhù)計算機最重要的基本輸入輸出的程序、系統設置 信息、開(kāi)機后自檢程序和系統自啟動(dòng)程序。其主要功能是為計算機提供最底層的、 最直接的硬件設置和控制。
12、單片機上電后沒(méi)有運轉，首先要檢查什么
首先應該確認電源電壓是否正常。 用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的 5V。
接下來(lái)就是檢查復位引腳電壓是否正常。 分別測量按下復位按鈕和放開(kāi)復位按鈕的電壓值，看是否正確。
然后再檢查晶振是否起振了 ，一般用示波器來(lái)看晶振引腳的波形，注意應該使用示波
則多半是因為晶振沒(méi)有起振。
真器可以，而燒入片子不行，往往是因為 EA 引腳沒(méi)拉高的緣 故(當然，晶振沒(méi)起振也是
13、最基本的三極管曲線(xiàn)特性
答：三極管的曲線(xiàn)特性即指三極管的伏安特性曲線(xiàn)，包括輸入特性曲線(xiàn)和輸 出特性曲線(xiàn)。輸入特性是指三極管輸入回路中，加在基極和發(fā)射極的電壓VBE 與 由它所產(chǎn)生的基極電流 I B 之間的關(guān)系。
輸出特性通常是指在一定的基極電流 I B控制下，三極管的集電極與發(fā)射極之間的電壓VCE 同集電極電流 IC 的關(guān)系
篇三：硬件工程師面試題集(含答案_很全)
硬件工程師面試題集
(DSP，嵌入式系統，電子線(xiàn)路，通訊，微電子，半導體) 產(chǎn)生EMC問(wèn)題主要通過(guò)兩個(gè)途徑:一個(gè)是空間電磁波干擾的形式;另一個(gè)是通過(guò)傳導的形式，換句話(huà)說(shuō)，產(chǎn)生EMC問(wèn)題的三個(gè)要素是：電磁干擾源、耦合途徑、敏感設備。
傳導、輻射
騷擾源-----------------------------(途徑)------------------------------ 敏感受體
MOS的并聯(lián)使用原則：
1.并聯(lián)的MOS必須為同等規格，最好是同一批次的。
2.并聯(lián)的MOS的驅動(dòng)電路的驅動(dòng)電阻和放電電路必須是獨立分開(kāi)的，不可共用驅動(dòng)電阻和放電電阻。
3.PCB走線(xiàn)盡量保證對稱(chēng)，減小電流分布不均
光耦一般會(huì )有兩個(gè)用途：線(xiàn)性光耦和邏輯光耦，如果理解?
工作在開(kāi)關(guān)狀態(tài)的光耦副邊三極管飽和導通，管壓降<0.4V，Vout約等于Vcc(Vcc-0.4V左右)，Vout 大小只受Vcc大小影響。此時(shí)Ic
2 光耦CTR
概要：
1)對于工作在線(xiàn)性狀態(tài)的光耦要根據實(shí)際情況分析;
2)對于工作在開(kāi)關(guān)狀態(tài)的光耦要保證光耦導通時(shí)CTR 有一定余量;
3)CTR受多個(gè)因素影響。
2.1 光耦能否可靠導通實(shí)際計算
舉例分析，例如圖.1中的光耦電路，假設 Ri = 1k,Ro = 1k,光耦CTR= 50%，光耦導通時(shí)假設二極管壓降為1.6V，副邊三極管飽和導通壓降Vce=0.4V。輸入信號Vi 是5V的方波， 輸出Vcc 是3.3V。Vout 能得到3.3V 的方波嗎?
我們來(lái)算算：If = (Vi-1.6V)/Ri = 3.4mA
副邊的電流限制：Ic’ ≤ CTR*If = 1.7mA
假設副邊要飽和導通，那么需要Ic’ = (3.3V – 0.4V)/1k = 2.9mA，大于電流通道限制，所以導通時(shí)，Ic會(huì )被光耦限制到1.7mA， Vout = Ro*1.7mA = 1.7V
所以副邊得到的是1.7V 的方波。
為什么得不到3.3V 的方波，可以理解為圖.1 光耦電路的電流驅動(dòng)能力小，只能驅動(dòng)1.7mA 的電流，所以光耦會(huì )增大副邊三極管的導通壓降來(lái)限制副邊的電流到1.7mA。
解決措施：增大If;增大CTR;減小Ic。對應措施為：減小Ri 阻值;更換大CTR 光耦;增大Ro 阻值。
將上述參數稍加優(yōu)化，假設增大Ri 到200歐姆，其他一切條件都不變，Vout能得到3.3V的方波嗎?
重新計算：If = (Vi – 1.6V)/Ri = 17mA;副邊電流限制Ic’ ≤ CTR*If = 8.5mA，遠大于副邊飽和導通需要的電流(2.9mA)，所以實(shí)際Ic = 2.9mA。
所以，更改Ri 后，Vout 輸出3.3V 的方波。
開(kāi)關(guān)狀態(tài)的光耦，實(shí)際計算時(shí)，一般將電路能正常工作需要的最大Ic 與原邊能提供的最小If 之間Ic/If 的比值與光耦的CTR 參數做比較，如果Ic/If ≤CTR，說(shuō)明光耦能可靠 導通。一般會(huì )預留一點(diǎn)余量(建議小于CTR 的90%)。
工作在線(xiàn)性狀態(tài)令當別論。
2、輸出特性曲線(xiàn)
輸出特性曲線(xiàn)是描述三極管在輸入電流iB保持不變的前提下，集電極電流iC和管壓降uCE之間的函數關(guān)系，即
(5-4) 三極管的輸出特性曲線(xiàn)如圖5-7所示。由圖5-7可見(jiàn)，
當IB改變時(shí)，iC和uCE的關(guān)系是一組平行的曲線(xiàn)族，并有截止、放大、飽和三個(gè)工作區。 (1)截止區 IB=0持性曲線(xiàn)以下的區域稱(chēng)為截止區。此時(shí)晶體管的集電結處于反偏，發(fā)射結電壓uBE<0，也是處于反偏的`狀態(tài)。由于iB=0，在反向飽和電流可忽略的前提下，iC=βiB也等于0，晶體管無(wú)電流的放大作用。處在截止狀態(tài)下的三極管，發(fā)射極和集電結都是反偏，在電路中猶如一個(gè)斷開(kāi)的開(kāi)關(guān)。 實(shí)際的情況是：處在截止狀態(tài)下的三極管集電極有很小的電流ICE0，該電流稱(chēng)為三極管的穿透電流，它是在基極開(kāi)路時(shí)測得的集電極-發(fā)射極間的電流，不受iB的控制，但受溫度的影響。 (2)飽和區 在圖5-4的三極管放大電路中，集電極接有電阻RC，如果電源電壓VCC一定，當集電極電流iC增大時(shí)，uCE=VCC-iCRC將下降，對于硅管，當uCE 降低到小于0.7V時(shí)，集電結也進(jìn)入正向偏置的狀態(tài)，集電極吸引電子的能力將下降，此時(shí)iB再增大，iC幾乎就不再增大了，三極管失去了電流放大作用，處于這種狀態(tài)下工作的三極管稱(chēng)為飽和。 規定UCE=UBE時(shí)的
狀態(tài)為臨界飽和態(tài)，圖5-7中的虛線(xiàn)為臨界飽和線(xiàn)，在臨界飽和態(tài)下工作的三極管集電極電流和基極電流的關(guān)系為： (5-1-4) 式中的ICS，IBS，UCES分別為三極管處在臨界飽和態(tài)下的集電極電流、基極電流和管子兩端的電壓(飽和管壓降)。當管子兩端的電壓UCE
1、什么是建立時(shí)間(Tsu)和保持時(shí)間(Th)
以上升沿鎖存為例，建立時(shí)間是指在時(shí)鐘翻轉之前輸入的數據D必須保持穩定的時(shí)間;保持時(shí)間是在時(shí)鐘翻轉之后輸入數據D必須保持穩定的時(shí)間[1]。如下圖所示，一個(gè)數據要在上升沿被鎖存，那么這個(gè)數據就要在時(shí)鐘上升沿的建立時(shí)間和保持時(shí)間內保持穩定。
PCB Layout中的3W線(xiàn)距原則
串擾(Crosstalk)是指信號線(xiàn)之間由于互容(信號線(xiàn)之間的空氣介質(zhì)相當于容性負載)，互感(高頻信號的電磁場(chǎng)相互耦合)而產(chǎn)生的干擾，由于這種耦合的存在，當一些信號電平發(fā)生變化的時(shí)候，在附近的信號線(xiàn)上就會(huì )感應出電壓(噪聲)，在電路設計中，抑制串擾最簡(jiǎn)單的方法就是在PCB Layout中遵循3W原則。
3W原則是指多個(gè)高速信號線(xiàn)長(cháng)距離走線(xiàn)的時(shí)候，其間距應該遵循3W原則，如下圖1所示，3W原則要求相鄰信號線(xiàn)中心距離不能少于線(xiàn)寬的3倍，據一些資料記載的，滿(mǎn)足3W原則能使信號間的串擾減少70%。我們在對高速信號，例如DDR3，PCIE，SATA2等布線(xiàn)的時(shí)候都會(huì )遵循這個(gè)原則。
只要是接觸過(guò)Layout 的人都會(huì )了解差分走線(xiàn)的一般要求，那就是“等長(cháng)、等距”。等長(cháng)是為了保證兩個(gè)差分信號時(shí)刻保持相反極性，減少共模分量;等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時(shí)候也是差分走線(xiàn)的要求之一。
11、鎖存器、觸發(fā)器、寄存器三者的區別。
觸發(fā)器：能夠存儲一位二值信號的基本單元電路統稱(chēng)為“觸發(fā)器”。
鎖存器：一位觸發(fā)器只能傳送或存儲一位數據，而在實(shí)際工作中往往希望一次傳送或存儲多位數據。為此可把多個(gè)觸發(fā)器的時(shí)鐘輸入端CP連接起來(lái)，用一個(gè)公共的控制信號來(lái)控制，而各個(gè)數據端口仍然是各處獨立地接收數據。這樣所構成的能一次傳送或存儲多位數據的電路就稱(chēng)為“鎖存器”。
寄存器：在實(shí)際的數字系統中，通常把能夠用來(lái)存儲一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱(chēng)為寄存器。由于觸發(fā)器內有記憶功能，因此利用觸發(fā)器可以方便地構成寄存器。由于一個(gè)觸發(fā)器能夠存儲一位二進(jìn)制碼，所以把n個(gè)觸發(fā)器的時(shí)鐘端口連接起來(lái)就能構成一個(gè)存儲 n位二進(jìn)制碼的寄存器。
區別：從寄存數據的角度來(lái)年，寄存器和鎖存器的功能是相同的，它們的區別在于寄存器是
同步時(shí)鐘控制，而鎖存器是電位信號控制�？梢�(jiàn)，寄存器和鎖存器具有不同的應用場(chǎng)合， 取決于控制方式以及控制信號和數據信號之間的時(shí)間關(guān)系：若數據信號有效一定滯后于控制信號有效，則只能使用鎖存器;若數據信號提前于控制信號到達并且要求同步操作，則可用寄存器來(lái)存放數據。
1鎖存器Latch 和 觸發(fā)器flipflop
鎖存器能根據輸入端把結果自行保持;
觸發(fā)器是指由時(shí)鐘邊沿觸發(fā)的存儲器單元;
由敏感信號(電平，邊沿)控制的鎖存器就是觸發(fā)器;
2、寫(xiě)電路時(shí)，產(chǎn)生鎖存器的原因
if語(yǔ)句中，沒(méi)有寫(xiě)else，默認保持原值，產(chǎn)生鎖存器，可能不是想要的結果; case語(yǔ)句中，沒(méi)有寫(xiě)完整default項，也容易產(chǎn)生鎖存器;
例子：
always@(a or b)
begin
if(a) q=b;
end
產(chǎn)生了鎖存器，如下
沒(méi)有鎖存器的情況
always@(a or b)
begin
if(a) q=b;
else q=0;
end
3、避免使用D鎖存器，盡量使用D觸發(fā)器
D鎖存器
module test_latch(y, a, b);
output y; input a; input b; reg y;
always @(a or b) begin
if(a==1’b1)
y=b;
end endmodule
D觸發(fā)器
module test_d(y,clk,a,b);
output y; input clk; input a; input b; reg y;
always @(posedge clk) begin
if(a==1'b1)
y=b;
end endmodule
從圖8可知，例10對應的電路是D觸發(fā)器。信號a被綜合成D觸發(fā)器的使能端，只有在時(shí)鐘上沿到來(lái)且a為高時(shí)，b信號的值才能傳遞給a;只要在時(shí)鐘上升沿期間信號b是穩定，即使在其他時(shí)候b還有毛刺，經(jīng)過(guò)D觸發(fā)器后數據是穩定的，毛刺被濾除。
62
、寫(xiě)異步D觸發(fā)器的verilog module.(揚智電子筆試)
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
篇四：硬件工程師面試基礎知識
面試25題系列第一輯(zz)
1 什么是Setup 和Holdup時(shí)間?
建立時(shí)間(Setup Time)和保持時(shí)間(Hold time)。建立時(shí)間是指在時(shí)鐘邊沿前，數據信號需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數據信號需要保持不變的時(shí)間。見(jiàn)圖1。
如果不滿(mǎn)足建立和保持時(shí)間的話(huà)，那么DFF將不能正確地采樣到數據，將會(huì )出現metastability的情況。 如果數據信號在時(shí)鐘沿觸發(fā)前后持續的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。
圖1 建立時(shí)間和保持時(shí)間示意圖
2什么是競爭與冒險現象?怎樣判斷?如何消除?
在組合邏輯中，由于門(mén)的輸入信號通路中經(jīng)過(guò)了不同的延時(shí)，導致到達該門(mén)的時(shí)間不一致叫競爭。 產(chǎn)生毛刺叫冒險。
如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現象。
解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。
3 用D觸發(fā)器實(shí)現2倍分頻的邏輯電路?
Verilog描述：
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
圖形描述：
4 什么是"線(xiàn)與"邏輯，要實(shí)現它，在硬件特性上有什么具體要求?
線(xiàn)與邏輯是兩個(gè)輸出信號相連可以實(shí)現與的功能。在硬件上，要用oc門(mén)來(lái)實(shí)現，由于不用oc門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。
同時(shí)在輸出端口應加一個(gè)上拉電阻。
5 什么是同步邏輯和異步邏輯?
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。
異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。
6 請畫(huà)出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖(數據接口、控制接口、所存器/緩沖器)。
7 你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?
12，5，3.3
TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。
8 可編程邏輯器件在現代電子設計中越來(lái)越重要，請問(wèn)：你所知道的可編程邏輯器件有哪些? PAL，PLD，CPLD，FPGA。
9 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
10 設想你將設計完成一個(gè)電子電路方案。請簡(jiǎn)述用EDA軟件(如PROTEL)進(jìn)行設計(包
括原理圖和PCB圖)到調試出樣機的整個(gè)過(guò)程。在各環(huán)節應注意哪些問(wèn)題?
電源的穩定上，電容的選取上，以及布局的大小。
11 用邏輯門(mén)和cmos電路實(shí)現ab+cd
12 用一個(gè)二選一mux和一個(gè)inv實(shí)現異或
13 給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。
Delay < period - setup - hold
14 如何解決亞穩態(tài)
亞穩態(tài)是指觸發(fā)器無(wú)法在某個(gè)規定時(shí)間段內達到一個(gè)可確認的狀態(tài)。當一個(gè)觸發(fā)器進(jìn)入亞穩態(tài)時(shí)，既無(wú)法預測該單元的輸出電平，也無(wú)法預測何時(shí)輸出才能穩定在某個(gè)正確的電平上。在這個(gè)穩定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。
15 用verilog/vhdl寫(xiě)一個(gè)fifo控制器
包括空，滿(mǎn)，半滿(mǎn)信號。
16 用verilog/vddl檢測stream中的特定字符串
分狀態(tài)用狀態(tài)機寫(xiě)。
17 用mos管搭出一個(gè)二輸入與非門(mén)。
18 集成電路前段設計流程，寫(xiě)出相關(guān)的工具。
19 名詞IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
20 unix 命令cp -r, rm,uname
21 用波形表示D觸發(fā)器的功能
22 寫(xiě)異步D觸發(fā)器的verilog module
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
23 What is PC Chipset?
芯片組(Chipset)是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對CPU的類(lèi)型和主頻、內存的類(lèi)型和最大容量、ISA/PCI/AGP插槽、ECC糾錯等支持。南橋芯片則提供對KBC(鍵盤(pán)控制器)、RTC(實(shí)時(shí)時(shí)鐘控制器)、USB(通用串行總線(xiàn))、Ultra DMA/33(66)EIDE數據傳輸方式和ACPI(高級能源管理)等的支持。其中北橋芯片起著(zhù)主導性的作用，也稱(chēng)為主橋(Host Bridge)。
除了最通用的南北橋結構外，目前芯片組正向更高級的加速集線(xiàn)架構發(fā)展，Intel的'8xx系列芯片組就是這類(lèi)芯片組的代表，它將一些子系統如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線(xiàn)寬一倍的帶寬，達到了266MB/s。
24 用傳輸門(mén)和反向器搭一個(gè)邊沿觸發(fā)器
25 畫(huà)狀態(tài)機，接受1，2，5分錢(qián)的賣(mài)報機，每份報紙5分錢(qián)
今天去參加筆試,題目1:如果有一個(gè)硬件系統需要你來(lái)設計,你會(huì )如何考慮?
題目2:設計硬件系統的時(shí)候如何考慮電路的穩定性?
我答了幾句話(huà),面試管說(shuō)合格的電子工程師應該很清楚如何回答,一條 ...
說(shuō)說(shuō)自己一點(diǎn)粗淺的認識：
對題目1：
首先考慮功能
1。分析系統的設計需求，復雜的系統可以通過(guò)matlab建模等方法分析系統的關(guān)鍵性能參數
2。查閱資料參考已有設計，將自己需要設計的目標系統的性能指標與參考設計相比較，多參考能實(shí)現系統功能而且又比較普遍采用的方案來(lái)開(kāi)展自己的設計。
3。系統功能模塊的劃分和實(shí)現方式的確定。一般的設計思路按照信號的處理流程來(lái)劃分，先將射頻前端模擬部分和數字電路部分分開(kāi)。如果數字信號處理的流程較為復雜需要再一次對數字部分進(jìn)行劃分。劃分的依據首先是實(shí)時(shí)性。實(shí)時(shí)性強的部分需要選擇嵌入式的處理器如arm，powerpc等來(lái)實(shí)現。實(shí)時(shí)性弱的部分可以考慮將數據導入計算機進(jìn)行處理(可以降低成本)。其次的依據是對數據的處理速度、延遲和算法復雜程度，如果數據的處理速度較低，延遲可以較大，算法較為簡(jiǎn)單的話(huà)可以考慮采用單片機來(lái)實(shí)現。如果處理速度較高，延遲較小，算法復雜程度較高的話(huà)可以考慮采用dsp器件來(lái)實(shí)現。如果處理速度很高，延遲很小，算法較為復雜，那么可以考慮采用FPGA或者專(zhuān)用的asic來(lái)實(shí)現。
4。 其次考慮性能和成本
在3的基礎上，將電路板的制作費用，購買(mǎi)芯片的費用、需要投入的人力物力，產(chǎn)品的研發(fā)時(shí)間
和調試時(shí)間、產(chǎn)品的功耗和穩定性等等綜合考慮，充分權衡性能和成本， 適當調整步驟3的分配。
5。作出合理的工程計劃，協(xié)調小組成員合作完成系統的設計和研發(fā)。
硬件工程師基礎知識(zz)
硬件工程師基礎知識
目的：基于實(shí)際經(jīng)驗與實(shí)際項目詳細理解并掌握成為合格的硬件工程師的最基本知識。
1) ;基本設計規范
2) ;CPU基本知識、架構、性能及選型指導
3) ;MOTOROLA公司的PowerPC系列基本知識、性能詳解及選型指導
4) ;網(wǎng)絡(luò )處理器(INTEL、MOTOROLA、IBM)的基本知識、架構、性能及選型
5) ;常用總線(xiàn)的基本知識、性能詳解
6) ;各種存儲器的詳細性能介紹、設計要點(diǎn)及選型
7) ;Datacom、Telecom領(lǐng)域常用物理層接口芯片基本知識，性能、設計要點(diǎn)及選型
8) ;常用器件選型要點(diǎn)與精華
9) ;FPGA、CPLD、EPLD的詳細性能介紹、設計要點(diǎn)及選型指導
10) ;VHDL和Verilog ;HDL介紹
11) ;網(wǎng)絡(luò )基礎
12) ;國內大型通信設備公司硬件研究開(kāi)發(fā)流程;
二.最流行的EDA工具指導
熟練掌握并使用業(yè)界最新、最流行的專(zhuān)業(yè)設計工具
1) ;Innoveda公司的ViewDraw，PowerPCB，Cam350
2) ;CADENCE公司的OrCad， ;Allegro，Spectra
3) ;Altera公司的MAX+PLUS ;II
4) ;學(xué)習熟練使用VIEWDRAW、ORCAD、POWERPCB、SPECCTRA、ALLEGRO、CAM350、MAX+PLUS ;II、ISE、FOUNDATION等工具;
5) ;XILINX公司的FOUNDATION、ISE
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