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EDA考試復習試題及答案
現如今，我們會(huì )經(jīng)常接觸并使用練習題，學(xué)習需要做題，是因為這樣一方面可以了解你對知識點(diǎn)的掌握，熟練掌握知識點(diǎn)！同時(shí)做題還可以鞏固你對知識點(diǎn)的運用！你知道什么樣的習題才是好習題嗎？以下是小編幫大家整理的EDA考試復習試題及答案，供大家參考借鑒，希望可以幫助到有需要的朋友。
EDA考試復習試題及答案 1
一、選擇題：(20分)
1.下列是EDA技術(shù)應用時(shí)涉及的步驟：
A. 原理圖/HDL文本輸入; B. 適配; C. 時(shí)序仿真; D. 編程下載; E. 硬件測試; F. 綜合
請選擇合適的項構成基于EDA軟件的FPGA / CPLD設計流程：
A → ___F___ → ___B__ → ____C___ → D → ___E____
2.PLD的可編程主要基于A(yíng). LUT結構 或者 B. 乘積項結構：
請指出下列兩種可編程邏輯基于的可編程結構：
FPGA 基于 ____A_____
CPLD 基于 ____B_____
3.在狀態(tài)機的具體實(shí)現時(shí)，往往需要針對具體的器件類(lèi)型來(lái)選擇合適的狀態(tài)機編碼。
對于A(yíng). FPGA B. CPLD 兩類(lèi)器件：
一位熱碼 狀態(tài)機編碼方式 適合于 ____A____ 器件;
順序編碼 狀態(tài)機編碼方式 適合于 ____B____ 器件;
4.下列優(yōu)化方法中那兩種是速度優(yōu)化方法：____B__、__D__
A. 資源共享 B. 流水線(xiàn) C. 串行化 D. 關(guān)鍵路徑優(yōu)化
單項選擇題：
5.綜合是EDA設計流程的`關(guān)鍵步驟，綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過(guò)程;在下面對綜合的描述中，___D___是錯誤的。
A. 綜合就是將電路的高級語(yǔ)言轉化成低級的，可與FPGA / CPLD的基本結構相映射的網(wǎng)表文件;
B. 為實(shí)現系統的速度、面積、性能的要求，需要對綜合加以約束，稱(chēng)為綜合約束;
C. 綜合可理解為，將軟件描述與給定的硬件結構用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系不是唯一的。
D. 綜合是純軟件的轉換過(guò)程，與器件硬件結構無(wú)關(guān);
6.嵌套的IF語(yǔ)句，其綜合結果可實(shí)現___D___。
A. 條件相與的邏輯
B. 條件相或的邏輯
C. 條件相異或的邏輯
D. 三態(tài)控制電路
7.在一個(gè)VHDL設計中Idata是一個(gè)信號，數據類(lèi)型為std_logic_vector，試指出下面那個(gè)賦值語(yǔ)句是錯誤的。D
A. idata <= “00001111”;
B. idata <= b”0000_1111”;
C. idata <= X”AB”;
D. idata <= B”21”;
8.在VHDL語(yǔ)言中，下列對時(shí)鐘邊沿檢測描述中，錯誤的是__D___。
A. if clk’event and clk = ‘1’ then
B. if falling_edge(clk) then
C. if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
9.請指出Altera Cyclone系列中的EP1C6Q240C8這個(gè)器件是屬于__C___
A. ROM B. CPLD C. FPGA D.GAL
二、EDA名詞解釋?zhuān)?10分)
寫(xiě)出下列縮寫(xiě)的中文(或者英文)含義：
1.ASIC 專(zhuān)用集成電路
2.FPGA 現場(chǎng)可編程門(mén)陣列
3.CPLD 復雜可編程邏輯器件
4.EDA 電子設計自動(dòng)化
5.IP 知識產(chǎn)權核
6.SOC 單芯片系統
EDA考試復習試題及答案 2
選擇題
大規�？删幊唐骷饕� FPGA、CPLD 兩類(lèi)，下列對 CPLD 結構與工作原理的描述中，正確的是（ ）。
A. CPLD 是基于查找表結構的可編程邏輯器件
B. CPLD 即是現場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱(chēng)
C. 初期的 CPLD 是從 FPGA 的結構擴展而來(lái)
D. 在 Xilinx 公司生產(chǎn)的器件中，XC9500 系列屬 CPLD 結構
基于 VHDL 設計的`仿真包括有①門(mén)級時(shí)序仿真、②行為仿真、③功能仿真和④前端功能仿真這四種，按照自頂向下的設計流程，其先后次序應當是（ ）。
A. ①②③④
B. ②①④③
C. ④③②①
D. ②④③①
下面對運用原理圖輸入設計方法進(jìn)行數字電路系統設計，哪一種說(shuō)法是正確的（ ）。
A. 原理圖輸入設計方法直觀(guān)便捷，很適合完成較大規模的電路系統設計
B. 原理圖輸入設計方法多用于較規范、規模不大的電路設計，和 HDL 代碼描述方法均可以被綜合，相得益彰
C. 原理圖輸入設計方法無(wú)法對電路進(jìn)行功能描述
D. 原理圖輸入設計方法不適合進(jìn)行層次化設計
在 VHDL 語(yǔ)言中，下列對進(jìn)程（PROCESS）語(yǔ)句的語(yǔ)句構造及語(yǔ)法規則的描述中，不正確的是（ ）。
A. PROCESS 為一無(wú)限循環(huán)語(yǔ)句
B. 敏感信號發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執行完畢后，等待下一次進(jìn)程啟動(dòng)
C. 當前進(jìn)程中申明的變量不可用于其他進(jìn)程
D. 進(jìn)程由說(shuō)明語(yǔ)句部分、并行語(yǔ)句部分和敏感信號參數表三部分構成
對于信號和變量的說(shuō)法，哪一種是不正確的（ ）。
A. 信號用于作為進(jìn)程中局部數據存儲單元
B. 變量的賦值是立即完成的
C. 信號在整個(gè)構造體內的任何地方都能合用
D. 變量和信號的賦值符號不一樣
答案：1. D 2. D 3. B 4. D 5. A
EDA考試復習試題及答案 3
選擇題
下列是 EDA 技術(shù)應用時(shí)涉及的步驟：A. 原理圖 / HDL 文本輸入；B. 適配；C. 時(shí)序仿真；D. 編程下載；E. 硬件測試；F. 綜合。請選擇合適的`項構成基于 EDA 軟件的 FPGA/CPLD 設計流程（ ）。
PLD 的可編程主要基于 A. LUT 結構或者 B. 乘積項結構，請指出下列兩種可編程邏輯基于的可編程結構：Altera Cyclone 系列屬于（ ）。
在一個(gè) VHDL 設計中 idata 是一個(gè)信號，數據類(lèi)型為 std_logic_vector，試指出下面那個(gè)賦值語(yǔ)句是錯誤的（ ）。
A. idata <= “00001111”；
B. idata <= b”0000_1111”；
C. idata <= X”AB”；
D. idata <= B”21”
在 VHDL 語(yǔ)言中，下列對時(shí)鐘邊沿檢測描述中，錯誤的是（ ）。
A. if clk’event and clk = ‘1’ then
B. if falling_edge (clk) then
C. if clk’event and clk = ‘0’ then
D. if clk’stable and not clk = ‘1’ then
請指出 Altera Cyclone 系列中的 EP1C6Q240C8 這個(gè)器件是屬于（ ）。
A. ROM
B. CPLD
C. FPGA
D. GAL
答案：1. AFBCE（如果是完整流程還可在 C 后加上 D，即 AFBCDE） 2. A（Cyclone 系列基于 LUT 結構） 3. D 4. D 5. C
EDA考試復習試題及答案 4
名詞解釋
ASIC
FPGA
IP
FSM
HDL
JTAG
答案3
專(zhuān)用集成電路。
現場(chǎng)可編程門(mén)陣列。
知識產(chǎn)權核（軟件包）。
有限狀態(tài)機。
硬件描述語(yǔ)言。
JTAG，joint test action group，聯(lián)合測試行動(dòng)小組的簡(jiǎn)稱(chēng)，又意指其提出的一種硬件測試標準，常用于器件測試、編程下載和配置等操作。
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