基于CPLD的系統中I2C總線(xiàn)的設計

摘要：在介紹Ｉ２Ｃ總線(xiàn)協(xié)議的基礎上，討論了基于ＣＰＬＤ的系統中Ｉ２Ｃ總線(xiàn)的設計技術(shù)，并結合工程實(shí)例設計了Ｉ２Ｃ總線(xiàn)ＩＰ核，給出了部分源代碼和仿真結果。

Ｉ２Ｃ總線(xiàn)是ＰＨＩＬＩＰＳ公司推出的新一代串行總線(xiàn)，其應用日漸廣泛?１～２?。目前許多單片機都帶有Ｉ２Ｃ總線(xiàn)接口，能方便地實(shí)現Ｉ２Ｃ總線(xiàn)設計；對沒(méi)有Ｉ２Ｃ總線(xiàn)的微控制器（ＭＣＵ），可以采用兩條Ｉ／Ｏ口線(xiàn)進(jìn)行模擬。在以單片機為ＭＣＵ的系統中很容易實(shí)現Ｉ２Ｃ總線(xiàn)的模擬擴展，有現成的通用軟件包可以使用?２～３?。

對有些基于ＣＰＬＤ的系統，要與帶有Ｉ２Ｃ總線(xiàn)接口的外圍器件連接，實(shí)現起來(lái)相對復雜一些。為實(shí)現系統中的Ｉ２Ｃ總線(xiàn)接口，可以另外引入單片機，也可以采用ＰＣＦ８５８４或者ＰＣＡ９５６４器件（ＰＨＩＬＩＰＳ公司推出的專(zhuān)用Ｉ２Ｃ總線(xiàn)擴展器）進(jìn)行擴展，但這樣會(huì )增加系統成本，使系統冗余復雜。像ＡＬＴＥＲＡ、ＸＩＬＩＮＸ等一些大公司有專(zhuān)用的基于ＣＰＬＤ器件的Ｉ２Ｃ總線(xiàn)ＩＰ核，但這些ＩＰ核的通用性不強，需要的外圍控制信號較多，占用系統很大的資源，因此直接采用這種ＩＰ核不可取。

鑒于此，依照Ｉ２Ｃ總線(xiàn)協(xié)議的時(shí)序要求，在基于ＣＰＬＤ的系統中開(kāi)發(fā)了自己的Ｉ２Ｃ總線(xiàn)ＩＰ核。對于一些帶有Ｉ２Ｃ總線(xiàn)接口的外圍器件較少、對Ｉ２Ｃ總線(xiàn)功能要求較簡(jiǎn)單的ＣＰＬＤ系統，自主開(kāi)發(fā)ＩＰ核顯得既經(jīng)濟又方便。

１ Ｉ２Ｃ總線(xiàn)的協(xié)議

Ｉ２Ｃ總線(xiàn)僅僅依靠?jì)筛�連線(xiàn)就實(shí)現了完善的全雙工同步數據傳送：一根為串行數據線(xiàn)（ＳＤＡ），一根為串行時(shí)鐘線(xiàn)（ＳＣＬ）。該總線(xiàn)協(xié)議有嚴格的時(shí)序要求�？偩�(xiàn)工作時(shí)，由時(shí)鐘控制線(xiàn)ＳＣＬ傳送時(shí)鐘脈沖，由串行數據線(xiàn)ＳＤＡ傳送數據�？偩�(xiàn)傳送的每幀數據均為一個(gè)字節（８ ｂｉｔ），但啟動(dòng)Ｉ２Ｃ總線(xiàn)后，傳送的字節個(gè)數沒(méi)有限制，只要求每傳送一個(gè)字節后，對方回應一個(gè)應答位（Ａｃｋｎｏｗｌｅｄｇｅ Ｂｉｔ）。發(fā)送數據時(shí)首先發(fā)送數據的最高位（ＭＳＢ）。

Ｉ２Ｃ總線(xiàn)協(xié)議規定，啟動(dòng)總線(xiàn)后第一個(gè)字節的高７位是從器件的尋址地址，第８位為方向位（“０”表示主器件對從器件的寫(xiě)操作；“１”表示主器件對從器件的讀操作），其余的字節為操作的數據�？偩�(xiàn)每次傳送開(kāi)始時(shí)有起始信號，結束時(shí)有停止信號。在總線(xiàn)傳送完一個(gè)或幾個(gè)字節后，可以使ＳＣＬ線(xiàn)的電平變低，從而使傳送暫停。

圖１列出了Ｉ２Ｃ總線(xiàn)上典型信號的時(shí)序，圖２表示Ｉ２Ｃ總線(xiàn)上一次完整的數據傳送過(guò)程。

依據Ｉ２Ｃ總線(xiàn)的傳輸協(xié)議，總線(xiàn)工作時(shí)的具體時(shí)序如下：

起始信號（Ｓ）：在時(shí)鐘ＳＣＬ為高電平期間，數據線(xiàn)ＳＤＡ出現由高電平向低電平的變化，用于啟動(dòng)Ｉ２Ｃ總線(xiàn)，準備開(kāi)始傳送數據；

停止信號（Ｐ）：在時(shí)鐘ＳＣＬ為高電平期間，數據線(xiàn)ＳＤＡ出現由低電平向高電平的變化，用于停止Ｉ２Ｃ總線(xiàn)上的數據傳送；

應答信號（Ａ）：Ｉ２Ｃ總線(xiàn)的第９個(gè)脈沖對應應答位，若ＳＤＡ線(xiàn)上顯示低電平則為總線(xiàn)“應答”（Ａ），若ＳＤＡ線(xiàn)上顯示高電平則為“非應答”（／Ａ）；

數據位傳送：Ｉ２Ｃ總線(xiàn)起始信號或應答信號之后的第１～８個(gè)時(shí)鐘脈沖對應一個(gè)字節的８位數據傳送。在脈沖高電平期間，數據串行傳送；在脈沖低電平期間，數據準備，允許總線(xiàn)上數據電平變化。

２ 應用實(shí)例

２．１ 實(shí)例模型介紹

現舉某應用實(shí)例，要求對顯示器的視頻信號進(jìn)行采集、處理和再顯示，整個(gè)系統采用ＣＰＬＤ器件進(jìn)行控制。信號采集采用Ａ／Ｄ公司的專(zhuān)用視頻采集芯片ＡＤ９８８３，該芯片在使用前需要依據實(shí)際的功能指標進(jìn)行初始化。初始化過(guò)程依靠ＡＤ９８８３的ＳＤＡ和ＳＣＬ兩引腳進(jìn)行。在系統中用ＣＰＬＤ器件,ＡＬＴＥＲＡ公司的ＥＰＭ３２５６Ａ,實(shí)現初始化：按照Ｉ２Ｃ總線(xiàn)協(xié)議向ＡＤ９８８３的１９個(gè)內部寄存器（０１Ｈ～１３Ｈ）寫(xiě)入１９組固定的８位數據；第１４Ｈ寄存器為只讀型同步檢測寄存器，僅用于檢測幾個(gè)關(guān)鍵的數據設置。

可見(jiàn)該Ｉ２Ｃ總線(xiàn)模型如下：?jiǎn)沃鞑僮�，只�?shí)現簡(jiǎn)單的寫(xiě)和讀操作（亦可只有寫(xiě)操作，只是硬件調試的時(shí)候會(huì )麻煩些），寫(xiě)地址連續，沒(méi)有競爭和仲裁，是很簡(jiǎn)單的Ｉ２Ｃ總線(xiàn)系統。由此設計了如圖３所示的ＩＰ核。其中，ＲＥＳＥＴ為復位信號，ＣＬＫ為系統時(shí)鐘。

為了軟件仿真方便，把雙向數據線(xiàn)ＳＤＡ用分離的兩條線(xiàn)模擬：ＳＤＡ為數據輸出，ＳＤＡＡＣＫ為ＳＤＡ的應答信號。軟件仿真成功后，只要把ＳＤＡ設置為雙向，稍微修改一下程序就可以向ＣＰＬＤ器件下載，進(jìn)行實(shí)際應用。

對ＡＤ９８８３內部地址連續的寄存器進(jìn)行初始化，Ｉ２Ｃ總線(xiàn)上傳輸的時(shí)序信號依次為：開(kāi)始信號（Ｓ）；從器件地址和寫(xiě)操作位（ＳＬＡＷ）；內部寄存器基地址（Ｂａｓｅ Ａｄｄｒｅｓｓ）；寫(xiě)入基地址的數據（Ｄａｔａ０）；寫(xiě)入下一地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１）的數據（Ｄａｔａ１）；寫(xiě)入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋２）的數據（Ｄａｔａ２）；……；寫(xiě)入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１８）的數據（Ｄａｔａ１８）；停止信號（Ｐ）。

針對ＡＤ９８８３，如果電路中的Ａ０引腳?５５＃?接電源，則ＳＬＡＷ＝“１００１１００１”；Ｂａｓｅ Ａｄｄｒｅｓｓ＝“０００００００１”，Ｄａｔａ０～Ｄａｔａ１８是依據實(shí)際需要寫(xiě)入的初始化數據。

２．２ ＩＰ核程序的編寫(xiě)

整個(gè)程序用ＶＨＤＬ語(yǔ)言編制，ＳＣＬ輸出時(shí)鐘的設計是基于ＣＬＫ輸入時(shí)鐘的６４分頻的。程序由三個(gè)狀態(tài)組成：開(kāi)始（ＳＴＡＲＴ）、轉換（ＳＨＩＦＴ）和應答（ＡＣＫ）。狀態(tài)定義如下：

ｔｙｐｅ ｓｔａｔｅｓ ｉｓ ?ｓｔａｒｔ?ｓｈｉｆｔ?ａｃｋ??

ｓｉｇｎａｌ ｍｙ＿ｓｔａｔｅｓ ?ｓｔａｔｅｓ?

下面給出部分進(jìn)程的源代碼以供參考。

２．２．１開(kāi)始信號的產(chǎn)生

ＰＲＯＣＥＳＳ?ｃｌｋ

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