基于片內WISHBONE總線(xiàn)的高速緩存一致性實(shí)現

清華大學(xué)嵌入式微處理器芯片設計為國家重點(diǎn)863項目，單芯片多處理器設計為項目的一個(gè)延伸。單芯片多處理器是提高處理器性能的有效途徑，具有低耦合度、粗粒度并行性的主要特點(diǎn)。清華大學(xué)已成功開(kāi)發(fā)出具有自主知識產(chǎn)權的MIPS 4Kc架構的32位微處理器--THUMPl07。該處理器具有內核性能高、面積小、功耗低的優(yōu)點(diǎn)。使其經(jīng)過(guò)裁減非常適合作為單芯片多處理器的內核。

本次單芯片多處理器的設計將兩個(gè)Thumpl07內核集成在一個(gè)芯片上，兩個(gè)內核處于完全對等地位，實(shí)現進(jìn)程級的粗粒度并行。由于已經(jīng)具有可以利用的內核，開(kāi)發(fā)的重點(diǎn)就集中在高速緩存(Cache)一致性的實(shí)現上。芯片采用了基于內部總線(xiàn)寫(xiě)更新監聽(tīng)的高速緩存一致性協(xié)議，具有控制邏輯簡(jiǎn)單、可擴展性好的特點(diǎn)。內部總線(xiàn)采用適合片上系統通信、高可配置性的WISHBONE總線(xiàn)。使用該片上總線(xiàn)有效地解決了IP核可移植性、設計復用的問(wèn)題[2l]。

1 WISHBONE總線(xiàn)

WISHBONE最先由Silicore公司提出，現在被移交給OpenCores組織維護。由于其開(kāi)放性，現在已有不少用戶(hù)群體。特別是一些免費的IP核，大多數都采用WISH-BONE標準。該總線(xiàn)結構具有公用的接口規范方便結構化設計，有效地解決了IP核可移植性、設計復用的問(wèn)題。

WISHBON耳總線(xiàn)為半導體內核提供了可配置的互連方式，能夠使各種內核互連起來(lái)形成片上系統；WISH-BONE總線(xiàn)具有很強的兼容性，提高了設計的可重用性；WISHBONE總線(xiàn)的接口獨立于半導體技術(shù)，其互連方式既可以支持FPGA設備，也可以支持ASIC設備；WISHBONE總線(xiàn)協(xié)議簡(jiǎn)單、易懂。

WISHBONE總線(xiàn)是一種主／從接口架構的總線(xiàn)技術(shù)，如果具有有效的仲裁機制，總線(xiàn)系統可以支持多個(gè)ne／從接口；WISHBONE總線(xiàn)的可配置性主要體現在支持點(diǎn)到點(diǎn)、共享總線(xiàn)、數據流、交叉開(kāi)關(guān)型的互連方式；WISHBONE總線(xiàn)協(xié)議既包含了一種容易使用、可靠性高、易測試、所有總線(xiàn)事務(wù)都可以在一個(gè)時(shí)鐘周期內協(xié)同的同步傳輸協(xié)議，也包含了標準時(shí)鐘周期的異步傳輸協(xié)議；WISHBONE總線(xiàn)的同步傳輸協(xié)議可以工作在一個(gè)大范圍的時(shí)鐘頻率上。這樣WISHBONE總線(xiàn)接口既可以與內核時(shí)鐘周期同步，也可與不同的目標設備同步，時(shí)序都非常簡(jiǎn)單。此外，WISHBONE總線(xiàn)還具有如下特點(diǎn)：

·簡(jiǎn)單、緊湊的硬件邏輯接口，需要更少的邏輯門(mén)；

·支持流行的單字讀／寫(xiě)、塊讀／寫(xiě)、讀-修改-寫(xiě)的總線(xiàn)協(xié)議；

·可調整的總線(xiàn)和操作數位寬；

·支持大端(big endian)和小端(1ittle endian)兩種數據表示方法；

·握手協(xié)議能夠控制數據傳輸速率；

·支持單周期數據傳輸；

·從接口的部分地址解碼；

·根據系統需要，用戶(hù)可自定義增加接口信號；

·系統包含多個(gè)MASTER接口時(shí)，用戶(hù)可以自定義總線(xiàn)仲裁方式與算法。

圖2

2 實(shí)現方案

單芯片多處理器的每個(gè)內核都有分離的16KB指令高速緩存(1Cache)和16KB數據高速緩存(DCache)；指令高速緩存和數據高速緩存都采用兩路組相聯(lián)的映射方式；每塊都包含8個(gè)字；采用虛擬地址定位、物理地址比較的尋址方法；替換方式為L(cháng)BU(最近最少使用替換)。

指令高速緩存不涉及一致性問(wèn)題，不多做說(shuō)明。數據高速緩存采用基于監聽(tīng)總線(xiàn)的寫(xiě)更新一致性協(xié)議Dragonl[3]

協(xié)議狀態(tài)說(shuō)明見(jiàn)表1。

表1 協(xié)議狀態(tài)

確定一致性協(xié)議后，單芯片多處理器的數據高速緩存單元整體設計見(jiàn)圖1。

片內總線(xiàn)采用WISHBONE總線(xiàn)共享型連接，每個(gè)內核的數據高速緩存的控制單元都包含WISHBONE總線(xiàn)的一個(gè)主接口(MASTER)和一個(gè)從接口(SLAVE)；數據總線(xiàn)為32位；地址總線(xiàn)為33位，其中最高位是兩個(gè)從接口的選擇位；片內總線(xiàn)采用預先同步傳輸協(xié)議；仲裁方式為輪換型；片外總線(xiàn)接口與廣泛應用的工業(yè)標準SYSAD系統總線(xiàn)兼容。

在UNCAHCE空間發(fā)生的讀寫(xiě)操作，直接訪(fǎng)問(wèn)外部總線(xiàn)，與主存通信；在CACHE空間發(fā)生的讀寫(xiě)操作，過(guò)程如下所述：

讀缺失：當一個(gè)內核的數據高速緩存發(fā)生讀缺失，由本地主接口通過(guò)片內總線(xiàn)向遠端數據高速緩存發(fā)出讀請求，遠端從接口通過(guò)片內總線(xiàn)應答請求。如果應答有該單元數據，就由遠端數據高速緩存調來(lái)一個(gè)數據塊(8個(gè)字)；如果沒(méi)有，本地主接口結束片內總線(xiàn)周期，轉而訪(fǎng)問(wèn)外部總線(xiàn)，由主存調人數據。

寫(xiě)缺失：內核發(fā)生寫(xiě)缺失時(shí)，前半部分的操作與讀缺失完全一致；只是如果缺失單元是從遠端數據高速緩存調來(lái)的，由于采用基于寫(xiě)更新的Dragon協(xié)議，所以在完成片內總線(xiàn)塊傳輸事務(wù)后還要產(chǎn)生一個(gè)單字寫(xiě)總線(xiàn)事務(wù)，更新遠端數據高速緩存單元。

讀命中：不會(huì )產(chǎn)生任何總線(xiàn)事務(wù)。

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