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在DSP處理器上并行實(shí)現ATR算法
摘要：介紹了由DSP芯片構成的多處理器并行系統的結構和性能以及在多處理器并行系統上并行實(shí)現ATR算法需要考慮的要總是，著(zhù)重研究了在指令級并行DSP處理器上實(shí)現ART算法的并行化軟件開(kāi)發(fā)方法，對ATR算法的實(shí)用化和工程化具有重要的參考價(jià)值。自動(dòng)目標識別（ATR）算法通常包括自動(dòng)地對目標進(jìn)行檢測、跟蹤、識別和選擇攻擊點(diǎn)等算法。戰場(chǎng)環(huán)境的復雜性和目標類(lèi)型的不斷增長(cháng)使ATR算法的運算量越來(lái)越大，因此ATR算法對微處理器的處理能力提出了更高的要求。由于通用數字信號處理芯片能夠通過(guò)編程實(shí)現各種復雜的運算，處理精度高，具有較大的靈活性，而且尺寸小、功耗低、速度快，所以一般選擇DSP芯片作為微處理器來(lái)實(shí)現ATR算法的工程化和實(shí)用化。
為了保證在DSP處理器上實(shí)時(shí)地實(shí)現ATR算法，用算法并行化技術(shù)。算法并行化處理的三要素是：①并行體系結構；②并行軟件系統；③并行算法。并行體系結構是算法并行化的硬件基礎，并行算法都是針對特定的并行體系結構開(kāi)發(fā)的并行程序。根據DSP處理器的數目，ATR算法的并行實(shí)現可以分為處理器間并行和處理器內并行。處理器間并行是指多個(gè)DSP處理器以某種方式連接起來(lái)的多處理器并行系統，ATR算法在多個(gè)處理器上并行招待。根據處理器使用存儲器的情況，多處理器并行系統又可分為共享存儲器多處理器并行系統和分布式多處理器并行系統。處理器內并行是指在單個(gè)DSP處理器內通過(guò)多個(gè)功能單元的指令級并行（ILP）來(lái)實(shí)現ATR算法的并行化。本文分別對在共享存儲器多處理器并行系統、分布式多處理器并行系統和指令級并行DSP處理器上并行實(shí)現ATR算法進(jìn)行了探討。
1 在共享存儲器多處理并行系統上實(shí)現ATR算法
在共享存儲器多處理器并行系統中，各個(gè)處理器通過(guò)共享總線(xiàn)對所有的存儲器進(jìn)行操作，實(shí)現各個(gè)處理器之間的數據通信。而在任一時(shí)刻，只允許一個(gè)處理器對共享總線(xiàn)進(jìn)行操作。所以處理器對存儲器進(jìn)行讀/寫(xiě)操作時(shí)就必須先獲得對共享總線(xiàn)的控制權，這通過(guò)總線(xiàn)仲裁電路實(shí)現。然而，由于所有的處理器只能通過(guò)一條共享總線(xiàn)對存儲器進(jìn)行訪(fǎng)問(wèn)，這在處理器數目比較多或者處理器之間頻繁交換數據的情況下容易引起總線(xiàn)沖突和等待而降低整個(gè)并行系統的運行速度。共享存儲器多處理器并行系統的優(yōu)點(diǎn)是結構簡(jiǎn)單，當處理器的數目較少時(shí)，可以達到較高的加速比。
ADSP2106x處理器支持最為常用的共享存儲器多處理器并行系統，組成多處理器系統的每一片ADSP2106x的片內存儲器統一編址，任一ADSP2106x可以訪(fǎng)問(wèn)其它任何一片ADSP2106x的片內存儲器。由于片內SRAM為雙口存儲器，因而這種訪(fǎng)問(wèn)并不中斷被訪(fǎng)問(wèn)處理器的正常工作。每個(gè)處理器片內SRAM既是該處理器的局部存儲器，又是共享存儲器的部分。在不增加輔助電容的情況下，通過(guò)外部總線(xiàn)接口直接相連的處理器數量最多為6個(gè)。由于每個(gè)處理器的工作程序放在其片內的雙口SRAM中，因此各個(gè)處理器可以實(shí)現并行處理，這是ADSP2106x的存儲器結構所決定的。
ATR算法在共享存儲器多處理器并行系統中實(shí)現時(shí)，在編寫(xiě)并行算法程序方面應當重點(diǎn)考慮的問(wèn)題包括：
（1）均衡地把任務(wù)分配給各個(gè)處理器
ATR算法在共享存儲器多處理器并行系統中實(shí)現任務(wù)級并行，因此必須把ATR算法劃分為計算量均衡的多個(gè)任務(wù)，把各個(gè)任務(wù)分配給多個(gè)處理器，才能發(fā)揮多處理器并行系統的最大并行效率。
（2）盡量減少多處理器之間數據通信
由于多處理器只能通過(guò)一條共享總線(xiàn)對存儲器進(jìn)行訪(fǎng)問(wèn)，這在多處理器之間頻繁交換數據的情況下容易引起總線(xiàn)競爭而降低整個(gè)并行系統的運行速度。
（3）利用單個(gè)處理器的并行編程特性
充分應用單個(gè)處理器的并行編程特性，有利于縮短各個(gè)處理器上任務(wù)的運行時(shí)間。例如，ADSP2106x的32位浮點(diǎn)運算單元包含一個(gè)乘法器、一個(gè)加法器和移位邏輯電路，它們并行工作；比特倒轉尋址在傅立葉變換運算時(shí)非常有用；循環(huán)尋址在作卷積、數字濾波運算時(shí)經(jīng)常用到等。
2 在分布式多處理器并行系統上實(shí)現ATR算法
在分布式多處理器并行系統中，多處理器有各自獨立的存儲器，多個(gè)處理器通過(guò)通信口相連構成分布式多處理器并行系統。分布式多處理器并行系統的加速比和處理器的數目呈線(xiàn)性關(guān)系，所以只要增加處理器的數目，分布式多處理器并行系統的處理能力就能夠成比例地增加。分布式多處理器比較適合于構成大規模并行系統。
目前，計算量過(guò)大仍然是制約許多有效的ATR算法實(shí)時(shí)實(shí)現的個(gè)主要因素。ATR算法在分布式多處理器并行系統上實(shí)時(shí)實(shí)現是一個(gè)很有潛力的研究領(lǐng)域，特別在地基和天基雷達信號處理系統中有廣闊的應用前景。分布式多處理器并行系統的連接方式有線(xiàn)形、樹(shù)形、星形、網(wǎng)孔和超立方體結構等。樹(shù)形和星形網(wǎng)絡(luò )的優(yōu)點(diǎn)是網(wǎng)絡(luò )管理容易、數據通信進(jìn)尋徑簡(jiǎn)單；缺點(diǎn)是樹(shù)形網(wǎng)絡(luò )的根節點(diǎn)處理器和星形網(wǎng)絡(luò )的中央節點(diǎn)處理器的輸入/輸出吞吐量大，易造成通信瓶頸。所以樹(shù)形和星形網(wǎng)絡(luò )不適合ATR算法各個(gè)任務(wù)數據通信量較大的應用場(chǎng)合。
在分布式多處理器并行系統中并行實(shí)現ATR算法目前還處于研究的初始階段，在編寫(xiě)并行算法程序應當重點(diǎn)考慮兩個(gè)方面：
（1）各處理器任務(wù)的均衡分配
在分布式多處理器并行系統中處理器的數目通常較多，只有合理地對眾多的處理器均衡地分配任務(wù)，才能最大地發(fā)揮并行系統的總體性能，提高并行系統的加速比。
（2）處理器節點(diǎn)間的高效通信
在分布式多處理器并行系統中數據通信都是點(diǎn)對點(diǎn)通信。即兩個(gè)相鄰的處理器之間通過(guò)通信口通信。因此需要合理安排各個(gè)處理器節點(diǎn)在網(wǎng)絡(luò )結構中的位置，盡可能地縮短處理器節點(diǎn)間的通信路徑長(cháng)度，從而實(shí)現處理器節點(diǎn)間的高效數據通信。
3 在指令級并行DSP處理器上實(shí)現ATR算法
在單片DSP處理器內通過(guò)多個(gè)功能單元的指令級并行（ILP）實(shí)現ATR算法的并行化處理，目前適合ATR算法實(shí)時(shí)處理的指令級并行芯片是TI公司的TMS320C6x系列DSP。TMS320C6x系列DSP處理器是第一個(gè)使用超長(cháng)指令字（VLIW）體系結構的數字信號處理芯片。下面以TMS320C62x定點(diǎn)系列DSP為例說(shuō)明指令級并行的原理和ATR并行算法軟件開(kāi)發(fā)方法。
3.1 VLIW體系結構
TMS320C62x的內核結構如圖1所示。內核中的8個(gè)功能單元可以完全并行運行，功能單元執行邏輯、位移、乘法、加法和數據尋址等操作。內核采用VLIW體系結構，單指令字長(cháng)32位，取指令、指令分配和指令譯碼單元每周期可以從程序存儲器傳遞8條指令到功能單元。這8條指令組成一個(gè)指令包，總字長(cháng)為256位。芯片內部設置了專(zhuān)門(mén)的指令分配模塊，可以將每個(gè)256位的指令分配
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