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探析語(yǔ)音信號的數字化噪聲抑制技術(shù)
摘要：介紹了語(yǔ)音信號的數字化噪聲抑制技術(shù)。該技術(shù)通過(guò)PCM編碼對模擬語(yǔ)音信號數字化，再以CPLD器件進(jìn)行數字化噪聲抑制處理，然后解碼為語(yǔ)音輸出，從而得到優(yōu)良的語(yǔ)音噪聲抑制效果，并可通過(guò)軟件調節噪聲抑制參數。還以應用實(shí)例介紹了電路原理，說(shuō)明了設計要點(diǎn)。關(guān)鍵詞：噪聲抑制 閾值 延時(shí)時(shí)間 PCM編解碼 CPLD器件
語(yǔ)音信號的噪聲抑制技術(shù)是基于人耳的聲音屏蔽效應的，即當有較強的聲音信號時(shí)，較小的噪聲信號將被屏蔽而不易被聽(tīng)到。
在具有噪聲抑制功能的語(yǔ)音通信設備中，沒(méi)有語(yǔ)音信號時(shí)噪聲抑制電路將信道關(guān)閉，使噪聲信號不能到達語(yǔ)音終端，避免了噪聲出現；語(yǔ)音信號來(lái)到時(shí)，噪聲抑制電路自動(dòng)打開(kāi)信道，這時(shí)雖然噪聲語(yǔ)音一起送到語(yǔ)音終端，但由于聲音屏蔽效應，噪聲的存在可以忽略。
模式式的噪聲抑制電路直接對語(yǔ)音模擬信號進(jìn)行處理，通常主要由取樣放大器、模擬比較器、模擬開(kāi)關(guān)、阻容延時(shí)器件等組成。因其集成度低、參數調整困難、設定的噪聲抑制參數易受環(huán)境因素影響而漂移，使得噪聲抑制性能難以得到保證。
在為某國孫工程研制新一代語(yǔ)音指揮通信設備時(shí)，為了避免模擬式噪聲抑制技術(shù)的缺點(diǎn)，采用了數字化的噪聲抑制技術(shù)。這一技術(shù)，是在對模擬語(yǔ)音信號進(jìn)行PCM編碼后，再用CPLD（復雜可編程邏輯器件）對PCM碼流進(jìn)行數字化噪聲抑制處理，然后將PCM信號解碼還原為模擬語(yǔ)音信號。結果，不僅獲得了優(yōu)良的噪聲抑制效果，而且能夠用軟件調節噪聲抑制參數，設備的集成主和穩定性都有顯著(zhù)提高。
1 噪聲抑制電路的主要技術(shù)參數
噪聲抑制電路的主要技術(shù)參數為：噪聲抑制閾值、前道時(shí)時(shí)間、后延時(shí)時(shí)間。
噪聲抑制閥值是指打開(kāi)語(yǔ)音信道的門(mén)限電平值。在閾值之下的信號認為是噪聲，關(guān)閉語(yǔ)音信道；在閾值之上的信號則認為是語(yǔ)音，打開(kāi)語(yǔ)音信道。這一閾值可根據環(huán)境噪聲的大小、外來(lái)干擾的嚴重程度及語(yǔ)音信號的幅度而進(jìn)行設置。例如，當語(yǔ)音信噪比為30dB時(shí)，噪聲抑制閾值可設為32mV左右。
前延時(shí)時(shí)間是指語(yǔ)音信號在超過(guò)閾值后到語(yǔ)音信道打開(kāi)的延時(shí)時(shí)間。這一時(shí)間太長(cháng)將造成語(yǔ)音的起始音素被切除（稱(chēng)為“頭切”），是不能允許的。但這一時(shí)間又不能太短，太短的話(huà)任何幅度超過(guò)噪聲抑制閾值的突發(fā)的短暫干擾都會(huì )立刻打開(kāi)語(yǔ)音通道并將這干擾送到語(yǔ)音終端，破壞靜音效果。為盡可能地吸收這類(lèi)干擾又不至于造成“頭切”，根據語(yǔ)音聲學(xué)特征的有關(guān)統計資料與經(jīng)驗數值，前延時(shí)時(shí)間可在0.5～4ms之間選擇。
后延時(shí)時(shí)間是指在噪聲抑制門(mén)限被打開(kāi)并自己傳送語(yǔ)音時(shí)，從語(yǔ)音信號幅度回落至噪聲抑制閾值之下到語(yǔ)音信道關(guān)閉的延時(shí)時(shí)間。由于語(yǔ)音信號波形的動(dòng)態(tài)范圍很大，講話(huà)時(shí)又隨著(zhù)語(yǔ)氣的變化而起伏停頓，因此后延時(shí)時(shí)間太短會(huì )造成語(yǔ)音的斷續，影響語(yǔ)音傳送質(zhì)量。后延時(shí)時(shí)間太長(cháng)，則造成語(yǔ)音停頓時(shí)噪聲拖尾，同樣影響語(yǔ)音質(zhì)量。為兼顧這兩方面，后延時(shí)時(shí)間的量值范圍約為0.05～0.5s左右。
由于語(yǔ)音特點(diǎn)因人而異，環(huán)境噪聲和外界干擾情況又常有不同，所以上述的噪聲抑制三參數經(jīng)常需要在語(yǔ)音通信的過(guò)程中進(jìn)行調節。在使用模擬噪聲抑制電路時(shí)，這些參數是用電位器或開(kāi)關(guān)來(lái)調節的。在使用模擬噪聲抑制電路時(shí)，這些參數是用電位器或開(kāi)關(guān)來(lái)調節的。采用數字化噪聲抑制技術(shù)后，通過(guò)軟件就可以設定和調節這些參數了。
2 語(yǔ)音信號的數字化
采用數字化噪聲抑制技術(shù)，必須先將語(yǔ)音信號數字化。模擬語(yǔ)音信號的數字化有多種方法，最通用的是按照G.711標準進(jìn)行PCM編碼[1]。對于頻帶為300～3400Hz的語(yǔ)音信號，采用2.048MHz的取樣時(shí)鐘，以8kHz的速率進(jìn)行8位取樣，取樣數據按A律編碼，偶數位交替反轉。多路語(yǔ)音信號可以分配不同的取樣時(shí)隙，32個(gè)時(shí)隙（125μs）組成一幀。
PCM編解碼芯片選用National Semiconductor公司的TP3094[2]。該芯片為44引腳PLCC封裝，單一5V供電，集成了四路PCM編解碼電路，壓擴方式為A/μ律可選，片內自帶電壓基準、低通接收濾波器和帶通發(fā)送濾波器，通過(guò)外接電阻可以調節輸入信號的增益。
TP3094可采用長(cháng)幀和短幀兩種同步方式，外接幀信號和2.048MHz的時(shí)鐘即可工作。TP3094在進(jìn)行PCM編解碼時(shí)的工作方式有8bit和32bit兩種，以8bit方式工作時(shí)需為每路語(yǔ)音的PCM碼提供單獨的幀同步信號，而以32bit方式工作時(shí)只要為第一個(gè)時(shí)隙提供短幀同步信號即可自動(dòng)完成對其后連續的另三路PCM語(yǔ)音編碼同步。在以32bit方式作時(shí)，還可以采用多片TP3094芯片級聯(lián)工作。
圖1所示為兩片TP30094級聯(lián)成為八路PCM語(yǔ)音編解碼電路。圖中TP3094的VCI0～VXI3為四種語(yǔ)音輸入端，GXO0～GXO3為各路的增益調節端，在VXI和GXO之間接一電阻，此電阻與VXI端至信號源間的電阻比值可決定該路語(yǔ)音信號的輸入增益。VRO0～VRO3為解碼后的四路模擬語(yǔ)音信號輸出端。電容C1、C2用于濾波。外接的2.048MHz主時(shí)鐘脈沖沖送到兩片TP3094的MCLK端，8kHz的幀信號F0（由CPLD產(chǎn)生）送到第一片TP3094的FSX0和FSR0端，再將第一片TP3094的FSX和FSR1分別連到第二片TP3094的FSX0和FSR0端，就完成了兩片芯片的級聯(lián)。兩片以上的級聯(lián)亦可由此類(lèi)推。為避免數字信號對模擬信號的干擾，電路中數字部分和模擬部分的供電分別布線(xiàn)后再接到單一5伏電源。
兩片TP3094的PCM信號輸出端DX并聯(lián)后送到數字噪聲抑制電路，經(jīng)數字噪聲抑制電路處理后的PCM信號再送回兩片TP3094的輸入端DR進(jìn)行解碼。TSX0、TSX1是開(kāi)路溝道輸出端，R1、R2為上拉電阻。在所分配的時(shí)隙輸出PCM信號時(shí)，TSX0、TSX1為低電平，可提供給CPLD作為控制信號。
TP3094工作于32bit短幀方式時(shí)的時(shí)序圖如圖2所示。
輸入和輸出的PCM信號DR、DX包含了從CH0至CH3的四路數字語(yǔ)音信號，每路為一個(gè)時(shí)隙，8個(gè)bit。每路語(yǔ)音的PCM編碼中D7為符號位。D6～D0為數值位。FSX1和FSR1可用于級聯(lián)下一個(gè)芯片。
3 數字化噪聲抑制電路的原理框圖
數字化噪聲抑制電路的原理框圖如圖3所示。由于采用的是“自頂向下”的CPLD設計方法，這一電原理框圖本身就是最頂層的圖形設計文件（.gdf文件）。圖中的各個(gè)組成部分，根據需要分別采用了基本邏輯門(mén)電路、參數化模塊、以缺省符合（Default Symbol）表示的文本輸入（Text Entry）和宏功能邏輯單元（Mega Function）組合。
從PCM解碼輸出端DX輸出表示八路語(yǔ)音信號的64bit串行信號，進(jìn)入64位的參數化移位寄存器模塊進(jìn)行串/并變攣，變換后的輸出經(jīng)64位參數化鎖存器模塊鎖存，每幀刷新一次。鎖存信號以八位為一路，依次送到八個(gè)噪聲抑制控制器（Symboll）。每個(gè)噪聲抑制控制器獨自控制一路語(yǔ)音信道，將PCM信號的偶數位取反后，再將除符合位（最高位）以外的七位數字與由S[6..0]
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