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異步FIFO結構及FPGA設計
摘要：首先介紹異步FIFO的概念、應用及其結構，然后分析實(shí)現異步FIFO的難點(diǎn)問(wèn)題及其解決辦法；在傳統設計的基礎上提出一種新穎的電路結構并對其進(jìn)行綜合仿真和FPGA實(shí)現。1 異步FIFO介紹
在現代的集成電路芯片中，隨著(zhù)設計規模的不斷擴大，一個(gè)系統中往往含有數個(gè)時(shí)鐘。多時(shí)鐘域帶來(lái)的一個(gè)問(wèn)題就是，如何設計異步時(shí)鐘之間的接口電路。異步FIFO（First In First Out）是解決這個(gè)問(wèn)題一種簡(jiǎn)便、快捷的解決方案。使用異步FIFO可以在兩個(gè)不同時(shí)鐘系統之間快速而方便地傳輸實(shí)時(shí)數據。在網(wǎng)絡(luò )接口、圖像處理等方面，異步FIFO得到了廣泛的應用。
異步FIFO是一種先進(jìn)先出的電路，使用在需要產(chǎn)時(shí)數據接口的部分，用來(lái)存儲、緩沖在兩個(gè)異步時(shí)鐘之間的數據傳輸。在異步電路中，由于時(shí)鐘之間周期和相位完全獨立，因而數據的丟失概率不為零。如何設計一個(gè)高可靠性、高速的異步FIFO電路便成為一個(gè)難點(diǎn)。本文介紹解決這一問(wèn)題的一種方法。
圖1是異步FIFO的結構框圖。
由圖1可以看出：整個(gè)系統分為兩個(gè)完全獨立的時(shí)鐘域——讀時(shí)鐘域和寫(xiě)時(shí)間域；FIFO的存儲介質(zhì)為一塊雙端口RAM，可以同時(shí)進(jìn)行讀寫(xiě)操作。在寫(xiě)時(shí)鐘域部分，由寫(xiě)地址產(chǎn)生邏輯產(chǎn)生寫(xiě)控制信號和寫(xiě)地址；讀時(shí)鐘部分由讀地址產(chǎn)生邏輯產(chǎn)生讀控制信號和讀地址。在空/滿(mǎn)標志產(chǎn)生部分，由讀寫(xiě)地址相互比較產(chǎn)生空/滿(mǎn)標志。
2 異步FIFO的設計難點(diǎn)
設計異步FIFO有兩個(gè)難點(diǎn)：一是如何同步異步信號，使觸發(fā)器不產(chǎn)生亞穩態(tài)；二是如何正確地設計空、滿(mǎn)以及幾乎滿(mǎn)等信號的控制電路。
下面闡述解決問(wèn)題的具體方法。
2.1 亞穩態(tài)問(wèn)題的解決
在數字集成電路中，觸發(fā)器要滿(mǎn)足setup/hold的時(shí)間要求。當一個(gè)信號被寄存器鎖存時(shí)，如果信號和時(shí)鐘之間不滿(mǎn)足這個(gè)要求，Q端的值是不確定的，并且在未知的時(shí)刻會(huì )固定到高電平或低電平。這個(gè)過(guò)程稱(chēng)為亞穩態(tài)（Metastability）。圖2所示為異步時(shí)鐘和亞穩態(tài)，圖中clka和clkb為異步時(shí)鐘。
亞穩態(tài)必定會(huì )發(fā)生在異步FIFO中。圖中在異步FIFO中，電路外部的輸入和內部的時(shí)鐘之間是毫無(wú)時(shí)間關(guān)系的，因此setup/hold沖突是必然的；同在電路內部的兩個(gè)沒(méi)有關(guān)系的時(shí)鐘域之間的信號傳遞，也必須會(huì )導致setup/hold沖突。
雖然亞穩態(tài)是不可避免的，但是，下面的設計改進(jìn)可以將其發(fā)生的概率降低到一個(gè)可以接受的程度。
①對寫(xiě)地址/讀地址采用格雷碼。由實(shí)踐可知，同步多個(gè)異步輸入信號出現亞穩態(tài)的概率遠遠大于同步一個(gè)異步信號的概率。對多個(gè)觸發(fā)器的輸出所組成的寫(xiě)地址/讀地址可以采用格雷碼。由于格雷碼每次只變化一位，采用格雷碼可以有效地減少亞穩態(tài)的產(chǎn)生。
②采用觸發(fā)器來(lái)同步異步輸入信號，如圖3中的兩極觸發(fā)器可以將出現亞穩態(tài)的幾率降低到一個(gè)很小的程度。但是，正如圖3所示，這種方法同時(shí)帶來(lái)了對輸入信號的一級延時(shí)，需要在設計時(shí)鐘的時(shí)候加以注意。
2.2 空/滿(mǎn)標志的產(chǎn)生
空/滿(mǎn)標志的產(chǎn)生FIFO的核心部分。如何正確設計此部分的邏輯，直接影響到FIFO的性能。
空/滿(mǎn)標志產(chǎn)生的原則是：寫(xiě)滿(mǎn)不溢出，讀空不多讀。即無(wú)論在什么進(jìn)修，都不應出現讀寫(xiě)地址同時(shí)對一個(gè)存儲器地址操作的情況。在讀寫(xiě)地址相等或相差一個(gè)或多個(gè)地址的時(shí)候，滿(mǎn)標志應該有效，表示此時(shí)FIFO已滿(mǎn)，外部電路應對FIFO發(fā)數據。在滿(mǎn)信號有效時(shí)寫(xiě)數據，應根據設計的要求，或保持、或拋棄重發(fā)。同理，空標志的產(chǎn)生也是如此，即：
空標志
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